메시지CoWoS에서 3D 스태킹까지: 이종 통합으로 칩 아키텍처와 산업 경계가 재편됨

CoWoS에서 3D 스태킹까지: 이종 통합으로 칩 아키텍처와 산업 경계가 재편됨

CoWoS에서 3D 스태킹까지: 이종 통합으로 칩 아키텍처 재구성




연결성이 트랜지스터를 대체했습니다. 1위 변수 성능을 결정합니다.이기종 통합은 칩 설계의 규칙을 다시 쓰고 반도체 산업의 힘의 균형을 재편하는 것입니다.

Chiplet 및 고급 패키징에 대한 보고서를 검토할 때 한 가지 키워드가 반복적으로 눈에 띕니다. 이기종 통합.수십 년 동안 반도체 업계의 화두는 '트랜지스터 축소'였다.오늘날 근본적인 변화가 진행 중입니다. 우리는 더 이상 모든 것을 단일 칩에 담는 데 집착하지 않습니다.대신, 우리는 서로 다른 기능을 가진 칩을 함께 "조립"하고 있습니다.

이것은 타협처럼 들릴지 모르지만 실제로는 진화입니다.프로세스 노드가 물리적 한계에 도달하고, 비용이 급격히 상승하고, 시스템 요구 사항이 더욱 복잡해짐에 따라 단일 제조 프로세스는 더 이상 성능, 전력 및 기능을 동시에 충족할 수 없습니다.

이기종 통합이 솔루션으로 등장했습니다. 로직, 메모리, RF 및 포토닉스는 각각 최적의 프로세스로 제조된 다음 패키징 수준에서 통합되어 완전한 시스템을 형성합니다.이러한 전환 과정에서 패키징은 더 이상 단순히 "칩을 연결하는 것"이 아니라는 것이 분명해졌습니다. 칩 자체를 재정의하다.

이제 패키징은 대역폭, 전력 소비, 대기 시간은 물론 컴퓨팅 성능의 궁극적인 한계까지 결정합니다.칩렛이나 ​​첨단 패키징을 단독으로 논의하는 것이 아니라 완전히 새로운 시대, 즉 이종 집적화를 주도하는 반도체 시스템 시대를 맞이하고 있습니다.

보고서 핵심 메시지

반도체 성능 향상의 주요 전장은 '트랜지스터 스케일링'에서 '패키징 및 시스템 수준 통합(칩렛+이종통합)'으로 전환되고 있다.

왜 이러한 패러다임이 전환되는가?

보고서는 세 가지 근본 원인을 식별합니다.

  • 무어의 법칙이 느려지고 있다: 대형 모놀리식 칩은 낮은 수율과 급등하는 비용으로 인해 어려움을 겪고 있습니다.
  • 폭발적인 시스템 복잡성: 설계, 검증, 제작 주기가 너무 길어집니다.
  • 진화하는 애플리케이션 요구: AI/HPC 시스템이 함께 작동하려면 로직, 메모리, RF 및 포토닉스가 필요합니다.

결론: 모놀리식 칩 접근 방식은 더 이상 실행 가능하지 않습니다.업계는 시스템 수준의 조립으로 전환해야 합니다.

솔루션: 이기종 통합(HI)

보고서는 이를 명확하게 정의합니다.

더 높은 성능과 확장된 기능을 달성하기 위해 다양한 프로세스와 기능을 가진 칩을 시스템 수준 전체로 조립합니다.

세 가지 핵심 목표:

  • 크기 최적화
  • 성능 개선
  • 기능 확장

근본적인 변화: 칩은 '단일 다이'에서 '시스템 인 패키지'로 진화합니다.

Chiplet + 고급 패키징: 핵심 경로

1. 칩렛이란?

  • 높은 IO 밀도를 갖춘 소형 다이
  • 모듈형 설계 및 별도 제작
  • 더 높은 수율과 더 낮은 비용

2. 인터포저의 역할 / 고급 패키징

  • PCB보다 훨씬 더 높은 밀도의 상호 연결 제공
  • 칩 간 초고속 통신 가능

주요 결론: 포장은 더 이상 단순한 "연결"이 아닙니다. 시스템 성능 결정 요인.

기술 진화: 2D → 2.5D → 3D

  • 2D(평면 통합): 칩을 나란히 배치하고 패키징을 통해 연결
  • 2.5D(인터포저): 실리콘/유기물/유리 인터포저(예: CoWoS), 고대역폭 상호 연결 가능
  • 3D(스태킹): TSV / Hybrid Bonding, 최대 1백만/mm²의 초고접속밀도

분명한 추세는 수평 연결에서 수직 스택으로 이동하는 것입니다.

실제 성능 병목 현상

성능은 더 이상 트랜지스터에 의해 결정되지 않고, 연결성.4가지 주요 지표:

  • 상호 연결 밀도: 병렬 데이터 채널 수
  • 데이터 속도: 링크당 속도
  • 대역폭 밀도: 밀도 × 속도(가장 중요)
  • 비트당 에너지: 전송 전력 효율

핵심 결론: 미래 경쟁의 핵심은 컴퓨팅 파워가 아니라 데이터 이동 효율성.

중요한 시스템 과제: 전력 공급 및 열 관리

1. 전력 공급 효율

  • 기존 시스템은 효율성이 75~80%에 불과합니다.
  • 전압 조정기는 칩(IVR) 가까이에 배치되어야 합니다.

2. 손실 원인

  • 전송 손실 ∝ I²R
  • 손실은 거리에 따라 급격히 증가합니다.

결론: 전원 공급 경로는 주요 시스템 성능 병목 현상이 되었습니다.

산업 전략 전망

전체 보고서는 세 가지 높은 수준의 판단으로 요약될 수 있습니다.

  • 반도체, '시스템 시대' 돌입: 트랜지스터뿐만 아니라 시스템 시너지(칩렛 + 패키징 + 전력 + 열)로 구동됩니다.
  • 포장이 핵심 전쟁터가 되다: 시스템 복잡성의 80~90%를 차지합니다.성능, 비용 및 안정성을 결정합니다.
  • AI는 가장 강력한 촉매제다: 3D 패키징, Chiplet 및 광 상호 연결을 구동하기 위해 극한의 대역폭, 낮은 대기 시간 및 저전력을 요구합니다.

요약

무어의 법칙이 느려지면서 칩의 미래는 더 이상 트랜지스터에 의해 결정되지 않습니다.에 의해 결정됩니다 패키징 및 시스템 통합 능력.